如果把芯片比作一座城市，过去几十年，行业最熟悉的升级方式就是"把楼盖得更密、更小"，这条路对应的正是摩尔定律：晶体管越做越小，性能越来越强。但如今，先进制程正逼近物理极限。3nm、2nm的研发成本暴涨、技术难度剧增，传统"缩尺寸"的迭代路径已然走到瓶颈。2026年5月，华为公开提出的"韬（τ）定律"，讲述了一种不同的思路。不再只盯着晶体管缩小，而是把"信号在芯片和系统里跑多快"作为核心指标。
华为在官方发布中明确表示，韬（τ）定律围绕时间常数τ展开，目标是从器件、电路、芯片到系统四个层级协同优化。其中，Logic Folding（逻辑折叠）是关键技术之一。与摩尔定律关注晶体管密度不同，韬（τ）定律关注的是信号传输的效率——信号在芯片内部和系统之间跑得快不快、延迟低不低，这才是决定芯片实际性能的关键。
Logic Folding可以理解为：把原本平铺在二维芯片上的逻辑，重新"折叠"到更有利于信号传输的空间结构中，从而尽量缩短关键路径的走线长度，降低电阻和电容带来的延迟。华为官方将其描述为"突破传统平面布局物理边界"的方法。路透社的报道补充说，这套思路本质上是在做"从节点驱动转向系统效率驱动"，重点优化互连、延迟和数据流动，而不是继续单纯依赖更先进的制程节点。
简单来说，传统思路是把晶体管做得更小来塞进更多功能，而Logic Folding的思路是把晶体管之间的连线做得更短、信号跑得更快，从而在不依赖先进制程的情况下提升整体性能。
摩尔定律在过去半个多世纪一直驱动着半导体行业的进步，但进入7nm以下节点后，每代制程的晶体管密度提升幅度在缩小，而研发成本和设计复杂度在暴涨。3nm芯片的研发费用已超过10亿美元，能够承担这样投入的厂商越来越少。行业迫切需要一种不单纯依赖制程缩小的性能提升路径。
华为提出的韬（τ）定律，核心思想是从"节点驱动"转向"系统效率驱动"。不再把性能提升的希望全部寄托在更先进的制程节点上，而是通过优化芯片和系统的整体架构——包括器件设计、电路布局、芯片堆叠和系统互连——来提升信号传输效率，降低延迟和功耗。Logic Folding正是这一思路在芯片布局层面的具体实现。
从华为公开的信息看，这并非仅面向手机的微小改动，而是覆盖手机、AI计算、数据中心、超节点互联的全栈方案。华为称，未来将率先在下一代麒麟芯片上应用Logic Folding，随后扩展到Ascend AI芯片和更大的AI集群。同时还提出了灵衢总线，用于降低系统间通信时延。换句话说，它的目标不是让某一颗芯片"更快一点"，而是让整个算力系统"跑得更顺"。
华为官方表示，过去六年里，基于韬（τ）定律已设计并量产381款芯片。这个数字说明韬（τ）定律并非空中楼阁，而是已经有实际产品落地。但路透社也指出，华为没有给出独立的性能验证数据，而且业内普遍认为，成本、散热、系统集成和新设计工具都会成为落地障碍。目前韬（τ）定律更像是一条已经开始试跑的路线图，而不是已经被整个行业完全验证的成熟标准。
短期来看，Logic Folding技术将从双层折叠向多层折叠拓展，从数字电路延伸至模拟、存储电路，大幅提升成熟制程芯片的能效与密度。华为明确规划：2031年，依托韬（τ）定律体系，可实现高端芯片等效1.4nm制程的晶体管密度，能效比肩顶级先进制程芯片。
长期而言，韬（τ）定律作为登纳德缩放定律之后首个贯通全计算栈的半导体优化原理，将重构全球半导体产业规则。它终结了"唯制程论"的单一评价体系，让成熟制程焕发新活力，大幅降低高端芯片研发门槛与成本，推动国产半导体产业链自主可控，也为全球芯片产业突破物理瓶颈、实现可持续迭代提供了全新的核心范式。
华为的韬（τ）定律与Logic Folding，为后摩尔时代的芯片性能提升开辟了一条"系统效率驱动"的新路径。当晶体管缩小越来越难、成本越来越高的时候，把信号传输效率作为核心优化目标，通过Logic Folding缩短关键路径、优化互连延迟，是一条务实的工程思路。尽管仍需时间和更多验证来证明其普适性，但方向意义重大——当"缩尺寸"越来越难，也许"折叠空间、优化流动"才是下一站答案。
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